Fitter report for test Fri May 24 15:37:53 2019 Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Fitter Summary 3. Fitter Settings 4. Parallel Compilation 5. Pin-Out File 6. Fitter Resource Usage Summary 7. Input Pins 8. Output Pins 9. I/O Bank Usage 10. All Package Pins 11. Output Pin Default Load For Reported TCO 12. Fitter Resource Utilization by Entity 13. Delay Chain Summary 14. Control Signals 15. Global & Other Fast Signals 16. Non-Global High Fan-Out Signals 17. Interconnect Usage Summary 18. LAB Logic Elements 19. LAB-wide Signals 20. LAB Signals Sourced 21. LAB Signals Sourced Out 22. LAB Distinct Inputs 23. Fitter Device Options 24. Estimated Delay Added for Hold Timing 25. Fitter Messages 26. Fitter Suppressed Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2009 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +------------------------------------------------------------------+ ; Fitter Summary ; +-----------------------+------------------------------------------+ ; Fitter Status ; Successful - Fri May 24 15:37:53 2019 ; ; Quartus II Version ; 9.0 Build 132 02/25/2009 SJ Full Version ; ; Revision Name ; test ; ; Top-level Entity Name ; test ; ; Family ; MAX II ; ; Device ; EPM240T100C5 ; ; Timing Models ; Final ; ; Total logic elements ; 48 / 240 ( 20 % ) ; ; Total pins ; 6 / 80 ( 8 % ) ; ; Total virtual pins ; 0 ; ; UFM blocks ; 0 / 1 ( 0 % ) ; +-----------------------+------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Settings ; +--------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Option ; Setting ; Default Value ; +--------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Device ; EPM240T100C5 ; ; ; Minimum Core Junction Temperature ; 0 ; ; ; Maximum Core Junction Temperature ; 85 ; ; ; Fit Attempts to Skip ; 0 ; 0.0 ; ; Device I/O Standard ; 3.3-V LVTTL ; ; ; Use smart compilation ; Off ; Off ; ; Use TimeQuest Timing Analyzer ; Off ; Off ; ; Router Timing Optimization Level ; Normal ; Normal ; ; Placement Effort Multiplier ; 1.0 ; 1.0 ; ; Router Effort Multiplier ; 1.0 ; 1.0 ; ; Always Enable Input Buffers ; Off ; Off ; ; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ; ; Optimize Multi-Corner Timing ; Off ; Off ; ; Guarantee I/O Paths Have Zero Hold Time at Fast Corner ; On ; On ; ; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ; ; Optimize Timing ; Normal compilation ; Normal compilation ; ; Optimize Timing for ECOs ; Off ; Off ; ; Regenerate full fit report during ECO compiles ; Off ; Off ; ; Optimize IOC Register Placement for Timing ; On ; On ; ; Limit to One Fitting Attempt ; Off ; Off ; ; Final Placement Optimizations ; Automatically ; Automatically ; ; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ; ; Fitter Initial Placement Seed ; 1 ; 1 ; ; Slow Slew Rate ; Off ; Off ; ; PCI I/O ; Off ; Off ; ; Weak Pull-Up Resistor ; Off ; Off ; ; Enable Bus-Hold Circuitry ; Off ; Off ; ; Auto Delay Chains ; On ; On ; ; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ; ; Perform Register Duplication for Performance ; Off ; Off ; ; Perform Register Retiming for Performance ; Off ; Off ; ; Perform Asynchronous Signal Pipelining ; Off ; Off ; ; Fitter Effort ; Auto Fit ; Auto Fit ; ; Physical Synthesis Effort Level ; Normal ; Normal ; ; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ; ; Auto Register Duplication ; Auto ; Auto ; ; Auto Global Clock ; On ; On ; ; Auto Global Register Control Signals ; On ; On ; ; Stop After Congestion Map Generation ; Off ; Off ; ; Save Intermediate Fitting Results ; Off ; Off ; ; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ; +--------------------------------------------------------------------+--------------------------------+--------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 4 ; ; Maximum allowed ; 4 ; ; ; ; ; Average used ; 1.00 ; ; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; 1 processor ; 100.0% ; ; 2-4 processors ; < 0.1% ; +----------------------------+-------------+ +--------------+ ; Pin-Out File ; +--------------+ The pin-out file can be found in D:/Quartus Project/test/test.pin. +-----------------------------------------------------------------+ ; Fitter Resource Usage Summary ; +---------------------------------------------+-------------------+ ; Resource ; Usage ; +---------------------------------------------+-------------------+ ; Total logic elements ; 48 / 240 ( 20 % ) ; ; -- Combinational with no register ; 21 ; ; -- Register only ; 1 ; ; -- Combinational with a register ; 26 ; ; ; ; ; Logic element usage by number of LUT inputs ; ; ; -- 4 input functions ; 19 ; ; -- 3 input functions ; 3 ; ; -- 2 input functions ; 25 ; ; -- 1 input functions ; 0 ; ; -- 0 input functions ; 0 ; ; ; ; ; Logic elements by mode ; ; ; -- normal mode ; 27 ; ; -- arithmetic mode ; 21 ; ; -- qfbk mode ; 1 ; ; -- register cascade mode ; 0 ; ; -- synchronous clear/load mode ; 24 ; ; -- asynchronous clear/load mode ; 0 ; ; ; ; ; Total registers ; 27 / 240 ( 11 % ) ; ; Total LABs ; 5 / 24 ( 21 % ) ; ; Logic elements in carry chains ; 22 ; ; User inserted logic elements ; 0 ; ; Virtual pins ; 0 ; ; I/O pins ; 6 / 80 ( 8 % ) ; ; -- Clock pins ; 1 ; ; Global signals ; 1 ; ; UFM blocks ; 0 / 1 ( 0 % ) ; ; Global clocks ; 1 / 4 ( 25 % ) ; ; JTAGs ; 0 / 1 ( 0 % ) ; ; Average interconnect usage (total/H/V) ; 5% / 7% / 3% ; ; Peak interconnect usage (total/H/V) ; 5% / 7% / 3% ; ; Maximum fan-out node ; clk1M ; ; Maximum fan-out ; 27 ; ; Highest non-global fan-out signal ; counter[0]~132 ; ; Highest non-global fan-out ; 22 ; ; Total fan-out ; 205 ; ; Average fan-out ; 3.80 ; +---------------------------------------------+-------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Input Pins ; +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ; +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+ ; clk1M ; 4 ; 1 ; 1 ; 4 ; 2 ; 27 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; User ; ; clkBtn ; 12 ; 1 ; 1 ; 3 ; 3 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; ; rstBtn ; 44 ; 1 ; 6 ; 0 ; 2 ; 7 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Output Pins ; +------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; +------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+ ; led1 ; 1 ; 2 ; 2 ; 5 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; ; led2 ; 2 ; 1 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; ; led3 ; 3 ; 1 ; 1 ; 4 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; +------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+ +-----------------------------------------------------------+ ; I/O Bank Usage ; +----------+-----------------+---------------+--------------+ ; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ; +----------+-----------------+---------------+--------------+ ; 1 ; 5 / 38 ( 13 % ) ; 3.3V ; -- ; ; 2 ; 1 / 42 ( 2 % ) ; 3.3V ; -- ; +----------+-----------------+---------------+--------------+ +------------------------------------------------------------------------------------------------------------------------------------------------+ ; All Package Pins ; +----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+ ; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ; +----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+ ; 1 ; 83 ; 2 ; led1 ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; 2 ; 0 ; 1 ; led2 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; 3 ; 1 ; 1 ; led3 ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; 4 ; 2 ; 1 ; clk1M ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; 5 ; 3 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 6 ; 4 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 7 ; 5 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 8 ; 6 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 10 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ; ; 11 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ; ; 12 ; 7 ; 1 ; clkBtn ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; 13 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ; ; 14 ; 8 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 15 ; 9 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 16 ; 10 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 17 ; 11 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 18 ; 12 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 19 ; 13 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 20 ; 14 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 21 ; 15 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 22 ; 16 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ; ; 23 ; 17 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ; ; 24 ; 18 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ; ; 25 ; 19 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ; ; 26 ; 20 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 27 ; 21 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 28 ; 22 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 29 ; 23 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 30 ; 24 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 31 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 32 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ; ; 33 ; 25 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 34 ; 26 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 35 ; 27 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 36 ; 28 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 37 ; 29 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 38 ; 30 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 39 ; 31 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 40 ; 32 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 41 ; 33 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 42 ; 34 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 43 ; 35 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 44 ; 36 ; 1 ; rstBtn ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; 45 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 46 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ; ; 47 ; 37 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 48 ; 38 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 49 ; 39 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 50 ; 40 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 51 ; 41 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 52 ; 42 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 53 ; 43 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 54 ; 44 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 55 ; 45 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 56 ; 46 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 57 ; 47 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 58 ; 48 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 59 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 60 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ; ; 61 ; 49 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 62 ; 50 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 63 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ; ; 64 ; 51 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 65 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ; ; 66 ; 52 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 67 ; 53 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 68 ; 54 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 69 ; 55 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 70 ; 56 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 71 ; 57 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 72 ; 58 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 73 ; 59 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 74 ; 60 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 75 ; 61 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 76 ; 62 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 77 ; 63 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 78 ; 64 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 79 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ; ; 80 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 81 ; 65 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 82 ; 66 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 83 ; 67 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 84 ; 68 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 85 ; 69 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 86 ; 70 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 87 ; 71 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 88 ; 72 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 89 ; 73 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 90 ; 74 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 91 ; 75 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 92 ; 76 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 93 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ; ; 94 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 95 ; 77 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 96 ; 78 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 97 ; 79 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 98 ; 80 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 99 ; 81 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 100 ; 82 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; +----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+ Note: Pin directions (input, output or bidir) are based on device operating in user mode. +-------------------------------------------------------------+ ; Output Pin Default Load For Reported TCO ; +----------------------------+-------+------------------------+ ; I/O Standard ; Load ; Termination Resistance ; +----------------------------+-------+------------------------+ ; 3.3-V LVTTL ; 10 pF ; Not Available ; ; 3.3-V LVCMOS ; 10 pF ; Not Available ; ; 2.5 V ; 10 pF ; Not Available ; ; 1.8 V ; 10 pF ; Not Available ; ; 1.5 V ; 10 pF ; Not Available ; ; 3.3V Schmitt Trigger Input ; 10 pF ; Not Available ; ; 2.5V Schmitt Trigger Input ; 10 pF ; Not Available ; +----------------------------+-------+------------------------+ Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables. +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Resource Utilization by Entity ; +----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+--------------+ ; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ; +----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+--------------+ ; |test ; 48 (48) ; 27 ; 0 ; 6 ; 0 ; 21 (21) ; 1 (1) ; 26 (26) ; 22 (22) ; 1 (1) ; |test ; work ; +----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+--------------+ Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. +-----------------------------------+ ; Delay Chain Summary ; +--------+----------+---------------+ ; Name ; Pin Type ; Pad to Core 0 ; +--------+----------+---------------+ ; rstBtn ; Input ; 0 ; ; clk1M ; Input ; 0 ; ; clkBtn ; Input ; 1 ; ; led1 ; Output ; -- ; ; led2 ; Output ; -- ; ; led3 ; Output ; -- ; +--------+----------+---------------+ +----------------------------------------------------------------------------------------------------------+ ; Control Signals ; +----------------+-------------+---------+--------------+--------+----------------------+------------------+ ; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; +----------------+-------------+---------+--------------+--------+----------------------+------------------+ ; clk1M ; PIN_4 ; 27 ; Clock ; yes ; Global Clock ; GCLK3 ; ; counter[0]~132 ; LC_X6_Y2_N7 ; 22 ; Sync. clear ; no ; -- ; -- ; ; led2_xhdl2~8 ; LC_X2_Y4_N4 ; 2 ; Clock enable ; no ; -- ; -- ; +----------------+-------------+---------+--------------+--------+----------------------+------------------+ +----------------------------------------------------------------------+ ; Global & Other Fast Signals ; +-------+----------+---------+----------------------+------------------+ ; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; +-------+----------+---------+----------------------+------------------+ ; clk1M ; PIN_4 ; 27 ; Global Clock ; GCLK3 ; +-------+----------+---------+----------------------+------------------+ +-----------------------------------+ ; Non-Global High Fan-Out Signals ; +-------------------------+---------+ ; Name ; Fan-Out ; +-------------------------+---------+ ; counter[0]~132 ; 22 ; ; rstBtn ; 7 ; ; led1_xhdl1 ; 7 ; ; counter[0]~123 ; 5 ; ; counter[17] ; 5 ; ; counter[10]~105 ; 5 ; ; counter[15]~95 ; 5 ; ; counter[5]~89 ; 5 ; ; counter[20] ; 4 ; ; counter[13] ; 4 ; ; counter[12] ; 4 ; ; counter[11] ; 4 ; ; counter[19] ; 4 ; ; counter[8] ; 4 ; ; counter[5] ; 4 ; ; counter[3] ; 3 ; ; counter[2] ; 3 ; ; counter[4] ; 3 ; ; counter[1] ; 3 ; ; counter[0] ; 3 ; ; counter[21] ; 3 ; ; counter[14] ; 3 ; ; counter[10] ; 3 ; ; counter[9] ; 3 ; ; counter[7] ; 3 ; ; Equal0~0 ; 3 ; ; counter[6] ; 3 ; ; led2_xhdl2~8 ; 2 ; ; btnSync ; 2 ; ; led2_xhdl2~6 ; 2 ; ; Equal1~4 ; 2 ; ; Equal1~3 ; 2 ; ; Equal1~1 ; 2 ; ; Equal0~3 ; 2 ; ; counter[18] ; 2 ; ; counter[16] ; 2 ; ; counter[15] ; 2 ; ; clkBtn ; 1 ; ; Equal0~7 ; 1 ; ; Equal0~6 ; 1 ; ; Equal0~5 ; 1 ; ; Equal0~4 ; 1 ; ; led2_xhdl2~5 ; 1 ; ; LessThan0~2 ; 1 ; ; LessThan0~1 ; 1 ; ; LessThan0~0 ; 1 ; ; led2_xhdl2~4 ; 1 ; ; led2_xhdl2~3 ; 1 ; ; counter[3]~131COUT1_155 ; 1 ; ; counter[3]~131 ; 1 ; +-------------------------+---------+ +------------------------------------------------+ ; Interconnect Usage Summary ; +----------------------------+-------------------+ ; Interconnect Resource Type ; Usage ; +----------------------------+-------------------+ ; C4s ; 20 / 784 ( 3 % ) ; ; Direct links ; 10 / 888 ( 1 % ) ; ; Global clocks ; 1 / 4 ( 25 % ) ; ; LAB clocks ; 4 / 32 ( 13 % ) ; ; LUT chains ; 1 / 216 ( < 1 % ) ; ; Local interconnects ; 60 / 888 ( 7 % ) ; ; R4s ; 42 / 704 ( 6 % ) ; +----------------------------+-------------------+ +--------------------------------------------------------------------------+ ; LAB Logic Elements ; +--------------------------------------------+-----------------------------+ ; Number of Logic Elements (Average = 9.60) ; Number of LABs (Total = 5) ; +--------------------------------------------+-----------------------------+ ; 1 ; 0 ; ; 2 ; 0 ; ; 3 ; 0 ; ; 4 ; 0 ; ; 5 ; 0 ; ; 6 ; 0 ; ; 7 ; 0 ; ; 8 ; 1 ; ; 9 ; 0 ; ; 10 ; 4 ; +--------------------------------------------+-----------------------------+ +------------------------------------------------------------------+ ; LAB-wide Signals ; +------------------------------------+-----------------------------+ ; LAB-wide Signals (Average = 1.20) ; Number of LABs (Total = 5) ; +------------------------------------+-----------------------------+ ; 1 Clock ; 4 ; ; 1 Sync. clear ; 2 ; +------------------------------------+-----------------------------+ +---------------------------------------------------------------------------+ ; LAB Signals Sourced ; +---------------------------------------------+-----------------------------+ ; Number of Signals Sourced (Average = 9.60) ; Number of LABs (Total = 5) ; +---------------------------------------------+-----------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 0 ; ; 3 ; 0 ; ; 4 ; 0 ; ; 5 ; 0 ; ; 6 ; 0 ; ; 7 ; 0 ; ; 8 ; 1 ; ; 9 ; 0 ; ; 10 ; 4 ; +---------------------------------------------+-----------------------------+ +-------------------------------------------------------------------------------+ ; LAB Signals Sourced Out ; +-------------------------------------------------+-----------------------------+ ; Number of Signals Sourced Out (Average = 7.20) ; Number of LABs (Total = 5) ; +-------------------------------------------------+-----------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 0 ; ; 3 ; 1 ; ; 4 ; 0 ; ; 5 ; 1 ; ; 6 ; 0 ; ; 7 ; 0 ; ; 8 ; 1 ; ; 9 ; 0 ; ; 10 ; 2 ; +-------------------------------------------------+-----------------------------+ +----------------------------------------------------------------------------+ ; LAB Distinct Inputs ; +----------------------------------------------+-----------------------------+ ; Number of Distinct Inputs (Average = 12.20) ; Number of LABs (Total = 5) ; +----------------------------------------------+-----------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 0 ; ; 3 ; 1 ; ; 4 ; 0 ; ; 5 ; 0 ; ; 6 ; 0 ; ; 7 ; 0 ; ; 8 ; 0 ; ; 9 ; 0 ; ; 10 ; 0 ; ; 11 ; 0 ; ; 12 ; 1 ; ; 13 ; 0 ; ; 14 ; 1 ; ; 15 ; 0 ; ; 16 ; 2 ; +----------------------------------------------+-----------------------------+ +-------------------------------------------------------------------------+ ; Fitter Device Options ; +----------------------------------------------+--------------------------+ ; Option ; Setting ; +----------------------------------------------+--------------------------+ ; Enable user-supplied start-up clock (CLKUSR) ; Off ; ; Enable device-wide reset (DEV_CLRn) ; Off ; ; Enable device-wide output enable (DEV_OE) ; Off ; ; Enable INIT_DONE output ; Off ; ; Configuration scheme ; Passive Serial ; ; Reserve all unused pins ; As output driving ground ; ; Base pin-out file on sameframe device ; Off ; +----------------------------------------------+--------------------------+ +------------------------------------------------------------+ ; Estimated Delay Added for Hold Timing ; +-----------------+----------------------+-------------------+ ; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ; +-----------------+----------------------+-------------------+ +-----------------+ ; Fitter Messages ; +-----------------+ Info: ******************************************************************* Info: Running Quartus II Fitter Info: Version 9.0 Build 132 02/25/2009 SJ Full Version Info: Processing started: Fri May 24 15:37:52 2019 Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off test -c test Info: Parallel compilation is enabled and will use 4 of the 4 processors detected Info: Selected device EPM240T100C5 for design "test" Info: Low junction temperature is 0 degrees C Info: High junction temperature is 85 degrees C Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices Info: Device EPM240T100I5 is compatible Info: Device EPM240T100A5 is compatible Info: Device EPM570T100C5 is compatible Info: Device EPM570T100I5 is compatible Info: Device EPM570T100A5 is compatible Info: Fitter is using the Classic Timing Analyzer Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements Info: Assuming a global fmax requirement of 1000 MHz Info: Assuming a global tsu requirement of 2.0 ns Info: Assuming a global tco requirement of 1.0 ns Info: Assuming a global tpd requirement of 1.0 ns Info: Completed User Assigned Global Signals Promotion Operation Info: Automatically promoted signal "clk1M" to use Global clock Info: Pin "clk1M" drives global clock, but is not placed in a dedicated clock pin position Info: Completed Auto Global Promotion Operation Info: Starting register packing Info: Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option Info: Started processing fast register assignments Info: Finished processing fast register assignments Info: Finished register packing Info: Fitter preparation operations ending: elapsed time is 00:00:00 Info: Fitter placement preparation operations beginning Info: Fitter placement preparation operations ending: elapsed time is 00:00:00 Info: Fitter placement operations beginning Info: Fitter placement was successful Info: Fitter placement operations ending: elapsed time is 00:00:00 Info: Slack time is -11.407 ns between source register "counter[18]" and destination register "counter[5]" Info: + Largest register to register requirement is 0.291 ns Info: Shortest clock path from clock "clk1M" to destination register is 5.438 ns Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = Unassigned; Fanout = 27; CLK Node = 'clk1M' Info: 2: + IC(3.388 ns) + CELL(0.918 ns) = 5.438 ns; Loc. = Unassigned; Fanout = 5; REG Node = 'counter[5]' Info: Total cell delay = 2.050 ns ( 37.70 % ) Info: Total interconnect delay = 3.388 ns ( 62.30 % ) Info: Longest clock path from clock "clk1M" to destination register is 5.438 ns Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = Unassigned; Fanout = 27; CLK Node = 'clk1M' Info: 2: + IC(3.388 ns) + CELL(0.918 ns) = 5.438 ns; Loc. = Unassigned; Fanout = 5; REG Node = 'counter[5]' Info: Total cell delay = 2.050 ns ( 37.70 % ) Info: Total interconnect delay = 3.388 ns ( 62.30 % ) Info: Shortest clock path from clock "clk1M" to source register is 5.438 ns Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = Unassigned; Fanout = 27; CLK Node = 'clk1M' Info: 2: + IC(3.388 ns) + CELL(0.918 ns) = 5.438 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'counter[18]' Info: Total cell delay = 2.050 ns ( 37.70 % ) Info: Total interconnect delay = 3.388 ns ( 62.30 % ) Info: Longest clock path from clock "clk1M" to source register is 5.438 ns Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = Unassigned; Fanout = 27; CLK Node = 'clk1M' Info: 2: + IC(3.388 ns) + CELL(0.918 ns) = 5.438 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'counter[18]' Info: Total cell delay = 2.050 ns ( 37.70 % ) Info: Total interconnect delay = 3.388 ns ( 62.30 % ) Info: Micro clock to output delay of source is 0.376 ns Info: Micro setup delay of destination is 0.333 ns Info: - Longest register to register delay is 11.698 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'counter[18]' Info: 2: + IC(1.902 ns) + CELL(0.511 ns) = 2.413 ns; Loc. = Unassigned; Fanout = 3; COMB Node = 'Equal0~0' Info: 3: + IC(0.440 ns) + CELL(0.740 ns) = 3.593 ns; Loc. = Unassigned; Fanout = 2; COMB Node = 'Equal0~3' Info: 4: + IC(1.725 ns) + CELL(0.511 ns) = 5.829 ns; Loc. = Unassigned; Fanout = 2; COMB Node = 'Equal1~1' Info: 5: + IC(1.530 ns) + CELL(0.740 ns) = 8.099 ns; Loc. = Unassigned; Fanout = 22; COMB Node = 'counter[0]~132' Info: 6: + IC(1.839 ns) + CELL(1.760 ns) = 11.698 ns; Loc. = Unassigned; Fanout = 5; REG Node = 'counter[5]' Info: Total cell delay = 4.262 ns ( 36.43 % ) Info: Total interconnect delay = 7.436 ns ( 63.57 % ) Info: Estimated most critical path is register to register delay of 11.698 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X6_Y2; Fanout = 4; REG Node = 'counter[18]' Info: 2: + IC(1.902 ns) + CELL(0.511 ns) = 2.413 ns; Loc. = LAB_X4_Y2; Fanout = 3; COMB Node = 'Equal0~0' Info: 3: + IC(0.440 ns) + CELL(0.740 ns) = 3.593 ns; Loc. = LAB_X4_Y2; Fanout = 2; COMB Node = 'Equal0~3' Info: 4: + IC(1.725 ns) + CELL(0.511 ns) = 5.829 ns; Loc. = LAB_X2_Y2; Fanout = 2; COMB Node = 'Equal1~1' Info: 5: + IC(1.530 ns) + CELL(0.740 ns) = 8.099 ns; Loc. = LAB_X6_Y2; Fanout = 22; COMB Node = 'counter[0]~132' Info: 6: + IC(1.839 ns) + CELL(1.760 ns) = 11.698 ns; Loc. = LAB_X4_Y2; Fanout = 5; REG Node = 'counter[5]' Info: Total cell delay = 4.262 ns ( 36.43 % ) Info: Total interconnect delay = 7.436 ns ( 63.57 % ) Info: Fitter routing operations beginning Info: Average interconnect usage is 5% of the available device resources Info: Peak interconnect usage is 5% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5 Info: Fitter routing operations ending: elapsed time is 00:00:00 Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time. Info: Optimizations that may affect the design's routability were skipped Info: Optimizations that may affect the design's timing were skipped Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'. Info: Generated suppressed messages file D:/Quartus Project/test/test.fit.smsg Info: Quartus II Fitter was successful. 0 errors, 1 warning Info: Peak virtual memory: 292 megabytes Info: Processing ended: Fri May 24 15:37:53 2019 Info: Elapsed time: 00:00:01 Info: Total CPU time (on all processors): 00:00:01 +----------------------------+ ; Fitter Suppressed Messages ; +----------------------------+ The suppressed messages can be found in D:/Quartus Project/test/test.fit.smsg.