画布 1
数字逻辑设计
  逻辑代数
    基本运算与公式
      表示：真值表 表达式 逻辑门
      基本运算：与 或 非
      异或 / 同或（异或非）
      基本公式：互补律 1律 0律 交换律 结合律 分配律 吸收律 D摩根律 包含律 对合律 重叠律
    公式法化简
      与或表达式化简
        要求：优先所用门数最少，其次乘积项变量最少
      或与表达式化简
        要求：优先所用门数最少，其次或项变量数最少
        方式
          得到对偶式：与或交换，0/1交换
          化简对偶式
          再利用对偶规则还原
      其他逻辑函数化简
        方式：转化为与或表达式，再化简
    卡诺图化简
      最小项
        与项
      最大项
        或项
      卡诺图
        2 4 8
        步骤
          1. 填数
          2. 合并，优先找大圈
          3. 每一最小项至少被合并过一次，每个圈中至少有一个 1 没有被圈过
        多输出逻辑函数化简
          化简时在“与或”表达式中尽量寻找公共的“或”项，使公共项为多个函数共享
        包含无关项的逻辑函数化简
      逻辑函数的表格法化简
  组合逻辑电路
    门电路
      TTL 与非门
        输入为低，经过 T3，T4 流出，输出为高
        输入为高，经过 T5 流向地，输出为低
      开关特性
        TPD = (TPHL + TPLH)/2
      转移特性
        Vout 急剧下降时的 Vin 称为阈值电压 VT
      负载
        可级联 10 级
      三态门
        线与
          多个输出直接连接总线
          普通与非门不能直接线与
        使能端 G = 0 时为高阻态
        若 G 的输入处有一个非，我们往往记为 G杠，当其为 1 时为高阻态
        不能存在某个过程两个门均为正常态，否则会有很大的浪涌电流
    译码器
      变量译码器
        2-4 译码器
          只有一个输出为 0
          添加使能端
            扩展
            均衡负载，避免零重叠/尖峰信号
              抑制的正信号应当提前或同时于译码器变量输入变化前到来，正信号撤出应滞后于变量输入的变化（至少滞后一级门延迟）
        3-8 译码器
          用两个带使能端的 2-4 译码器实现
          或者用与非门实现
        4-16 译码器
          五片 2-4 译码器（其中一片决定使用剩余四片的哪一片，输出连接使能端）实现
          两片带使能端的 3-8 译码器实现，其中最高位输入决定使能端
          具有多个使能端的 3-8 译码器扩展实现
      码制译码器
        不完全译码的 BCD 译码器
          将 BCD 码转换为 Y0-Y9 输出，每次输出只有一个为 0，其他输入时输出随机
        完全译码的 BCD 译码器
          在不完全译码的 BCD 译码器基础上，使得当输入为其他时输出为均为 1
      显示译码器
      可以用于产生与或表达式，每个输出都是一个最小项
    编码器
      4-2 编码器
        与或非门实现
      8-3 编码器
      8421 码编码器
        输入 X0-X9，一个 1
        输出 Y0-Y3
      优先编码器
        优先按输入编号大的编码
        8-3 优先编码器
          输出编码为反码
        16-4 优先编码器
          可由两个 8-3 优先编码器组成
          输出编码为反码
    数据选择器
      4 选 1 数据选择器
        4 输入 1 输出，2 个选择控制
      有使能端的双 4 选 1 数据选择器
      用双 4 选 1 扩展成 16 选 1
        无使能端：三个
        有使能端：两个双 4 选 1 + 一个 2-4 译码器（控制 4 选 1 的使能端）
      译码器与数据选择器实现逻辑电路（8 选 1 数据选择器）
    数据比较器
      4 位数字比较器
      8 位数字比较器
        由 2 片 4 位数字比较器组成
    运算器
      加法器
        一位半加器
        一位全加器
          与非门实现：F 需要 6 级门延迟，C 需要 5 级 门延迟
          化简为与或非形式，需要 2 级门延迟
          其他形式：F 需要 3 级门延迟，C 需要 2 级门延迟
        四位串行进位加法器
          假设每个一位全加器，F 需要 3 级，C 需要 2 级，则 F 各需要 3，5，7，9 级
        快速加法器
          产生进位函数：G = XY
          传递进位函数：P = X + Y
          原理表达式 实用表达式
            转为实用表达式后，C 的延迟级数与位数无关，都是 2 级；F 都是 3 级
          快速进位扩展器
              利用快速进位扩展器与四个 1 位加法发生器组成 4 位并行加法器
        16 位加法器
          片内并行，片间串行
            四片产生 F 的延迟分别为 3，5，7，9 级
          16 位快速加法器：4 片 4 位快速加法器 + 1 片快速进位扩展器
            4 位快速加法器提供 P，G 需要 2 级门延迟，F 需要 3 级门延迟
            C4，C8，C12，C16 需要 3 级门延迟；F1-F4 需要 3 级门延迟，其他需要 6 及门延迟
      算数运算逻辑单元
        4 位 ALU
          方法1：封锁 4 位加法器中的逻辑功能
          方法2：改变加法器中的 G 和 P
      奇偶校验器
  同步时序电路
    触发器
      单与门/单或门
        只能修改一次
        输出只有一个状态
      RS基本触发器
        Q 与 S 相同
        R = S = 1 -> 保持
        R = S = 0 -> 非正常态，之后 RS 同时为 1 时会导致不定态
      R-S型电位触发器
        增加控制端 E
      电位型 D 触发器（锁存器）
        输入端 D，置数 Q = D
        控制端 E
        缺点：抗干扰能力较差
      边沿型D触发器FF
        维持“0”阻塞“1”线
        维持“1”阻塞“0”线
        tsu >= tpd5 + tpd6 在时钟的低电平期间
        th >= MAX(tpd3, tpd4)
        tpd
    同步时序电路的分析
      一个时钟只能改变一次状态
      功能表 现态 次态 状态表 状态图 状态方程 激励表
      步骤
        1. 列出激励函数表达式和电路输出函数
        2. 建立次态表达式和状态表
        3. 画出状态图和时序图
        4. 分析，说明时序电路的逻辑功能
      注意：能否自启动
    同步时序电路的设计
      步骤
        1. 确定输入变量和输出变量
        2. 作原始状态表
        3. 状态化简
        4. 状态分配
        5. 求出激励函数和输出函数
        6. 画逻辑图
        7. 画时序图
      常见方法
        D 触发器实现
        用计数器产生所需的状态，当状态跳变时使用并入或同步清零解决
        循环移位方式实现
          脉冲序列会在时钟的上升沿后产生
    计数器
      对 CP 脉冲计数，一个脉冲变化一次状态
      同步二进制计数器
        分频器
      十进制计数器
      可逆计数器
        X = 1，正向计数，计满 1111 时进位 Z = 1
        X = 0，逆向计数，计满 0000 时借位 Z = 1
      集成化的 4 位 二进制计数器
        基本功能
          异步清零
          同步清零
          并行数据输入
          计数
          保持
        扩展
          串行扩展，RC 逐片传送
          快速扩展，最低位片的 RC 和 P 相连，与 T 共同控制进位。问题：最高位片的 RC 不代表整体进位
    寄存器
      4 个 D 触发器构成的基本寄存器
        基本功能
          异步置零
          置数
          保持
          选择输入
          输出使能
            否则可能线与
      移位寄存器
        功能
          每来一个时钟脉冲，寄存器中的数据就顺序左（右）移动一位。必须采用边沿触发器或主从触发器
          串行变并行
        串入并出的单向移位寄存器
        并入并出的双向移位寄存器
          2选4数据选择器 + 寄存器 实现
  可编程逻辑电路
    可编程逻辑器件 PLD（分类）
      ROM 只读存储器
      PLA 可编程逻辑阵列
      PAL 可编程阵列逻辑
      GAL 通用阵列逻辑
    ROM
      一旦写入，则在机器上只读（RAM 在运行状态可读可写）
      功能：存放固定信息
      优点：信息非易失，结构简单，规律性强，容量大
      PROM
        与阵列固定，或阵列可编程
        实现时序逻辑电路需要外加触发器
    PLA
      与、或阵列均可编程
      实现时序逻辑需要外加触发器
    PAL
      与阵列可编程、或阵列固定
      有些只能实现组合逻辑电路，有些只能实现时序逻辑电路
      一次性编程
    GAL
      与阵列可编程、或阵列固定
      增加了输出控制
      增加了反馈结构
      多次可编程
      集成度提高
      即可实现组合逻辑电路，也可实现时序逻辑电路
    大规模可编程逻辑电路
      EPLD
      CPLD
      FPGA