TimeQuest Timing Analyzer report for count Fri May 11 13:47:10 2018 Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. TimeQuest Timing Analyzer Summary 3. Clocks 4. Fmax Summary 5. Setup Summary 6. Hold Summary 7. Recovery Summary 8. Removal Summary 9. Minimum Pulse Width 10. Setup Times 11. Hold Times 12. Clock to Output Times 13. Minimum Clock to Output Times 14. Setup Transfers 15. Hold Transfers 16. Report TCCS 17. Report RSKM 18. Unconstrained Paths 19. TimeQuest Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2009 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +-----------------------------------------------------------------------+ ; TimeQuest Timing Analyzer Summary ; +--------------------+--------------------------------------------------+ ; Quartus II Version ; Version 9.0 Build 132 02/25/2009 SJ Full Version ; ; Revision Name ; count ; ; Device Family ; MAX II ; ; Device Name ; EPM240T100C5 ; ; Timing Models ; Final ; ; Delay Model ; Slow Model ; ; Rise/Fall Delays ; Unavailable ; +--------------------+--------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+ ; clk ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { clk } ; +------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+---------+ +-------------------------------------------------+ ; Fmax Summary ; +-----------+-----------------+------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +-----------+-----------------+------------+------+ ; 80.21 MHz ; 80.21 MHz ; clk ; ; +-----------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +---------------------------------+ ; Setup Summary ; +-------+---------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+---------+---------------+ ; clk ; -11.467 ; -391.581 ; +-------+---------+---------------+ +-------------------------------+ ; Hold Summary ; +-------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+-------+---------------+ ; clk ; 1.944 ; 0.000 ; +-------+-------+---------------+ -------------------- ; Recovery Summary ; -------------------- No paths to report. ------------------- ; Removal Summary ; ------------------- No paths to report. +---------------------------------------------------------------------------------------------------+ ; Minimum Pulse Width ; +--------+--------------+----------------+------------------+-------+------------+------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +--------+--------------+----------------+------------------+-------+------------+------------------+ ; -2.289 ; 1.000 ; 3.289 ; Port Rate ; clk ; Rise ; clk ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[0] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[0] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[10] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[10] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[11] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[11] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[12] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[12] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[13] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[13] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[14] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[14] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[15] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[15] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[16] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[16] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[17] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[17] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[18] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[18] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[19] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[19] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[1] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[1] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[20] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[20] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[21] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[21] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[22] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[22] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[23] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[23] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[24] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[24] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[25] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[25] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[26] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[26] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[27] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[27] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[28] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[28] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[29] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[29] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[2] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[2] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[30] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[30] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[31] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[31] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[3] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[3] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[4] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[4] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[5] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[5] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[6] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[6] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[7] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[7] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[8] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[8] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|cnt[9] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|cnt[9] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|n0[0] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|n0[0] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|n0[1] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|n0[1] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|n0[2] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|n0[2] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|n0[3] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|n0[3] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|n1[0] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|n1[0] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|n1[1] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|n1[1] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|n1[2] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|n1[2] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; clk ; Rise ; ff:tmp0|n1[3] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; clk ; Rise ; ff:tmp0|n1[3] ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; clk|combout ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; clk ; Rise ; clk|combout ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; tmp0|cnt[0]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; clk ; Rise ; tmp0|cnt[0]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; tmp0|cnt[10]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; clk ; Rise ; tmp0|cnt[10]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; tmp0|cnt[11]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; clk ; Rise ; tmp0|cnt[11]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; tmp0|cnt[12]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; clk ; Rise ; tmp0|cnt[12]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; tmp0|cnt[13]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; clk ; Rise ; tmp0|cnt[13]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; tmp0|cnt[14]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; clk ; Rise ; tmp0|cnt[14]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; tmp0|cnt[15]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; clk ; Rise ; tmp0|cnt[15]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; tmp0|cnt[16]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; clk ; Rise ; tmp0|cnt[16]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; clk ; Rise ; tmp0|cnt[17]|clk ; +--------+--------------+----------------+------------------+-------+------------+------------------+ +-----------------------------------------------------------------------+ ; Setup Times ; +-----------+------------+-------+-------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+-------+-------+------------+-----------------+ ; mode ; clk ; 4.460 ; 4.460 ; Rise ; clk ; ; pause ; clk ; 4.701 ; 4.701 ; Rise ; clk ; +-----------+------------+-------+-------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Hold Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; mode ; clk ; -2.124 ; -2.124 ; Rise ; clk ; ; pause ; clk ; -2.437 ; -2.437 ; Rise ; clk ; +-----------+------------+--------+--------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Clock to Output Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; hh[*] ; clk ; 10.865 ; 10.865 ; Rise ; clk ; ; hh[0] ; clk ; 10.712 ; 10.712 ; Rise ; clk ; ; hh[1] ; clk ; 10.503 ; 10.503 ; Rise ; clk ; ; hh[2] ; clk ; 10.860 ; 10.860 ; Rise ; clk ; ; hh[3] ; clk ; 10.865 ; 10.865 ; Rise ; clk ; ; hh[4] ; clk ; 10.232 ; 10.232 ; Rise ; clk ; ; hh[5] ; clk ; 10.220 ; 10.220 ; Rise ; clk ; ; hh[6] ; clk ; 10.194 ; 10.194 ; Rise ; clk ; ; ll[*] ; clk ; 11.661 ; 11.661 ; Rise ; clk ; ; ll[0] ; clk ; 10.447 ; 10.447 ; Rise ; clk ; ; ll[1] ; clk ; 10.273 ; 10.273 ; Rise ; clk ; ; ll[2] ; clk ; 10.209 ; 10.209 ; Rise ; clk ; ; ll[3] ; clk ; 10.398 ; 10.398 ; Rise ; clk ; ; ll[4] ; clk ; 10.227 ; 10.227 ; Rise ; clk ; ; ll[5] ; clk ; 9.864 ; 9.864 ; Rise ; clk ; ; ll[6] ; clk ; 11.661 ; 11.661 ; Rise ; clk ; ; n0[*] ; clk ; 8.861 ; 8.861 ; Rise ; clk ; ; n0[0] ; clk ; 8.780 ; 8.780 ; Rise ; clk ; ; n0[1] ; clk ; 8.861 ; 8.861 ; Rise ; clk ; ; n0[2] ; clk ; 8.802 ; 8.802 ; Rise ; clk ; ; n0[3] ; clk ; 8.115 ; 8.115 ; Rise ; clk ; ; n1[*] ; clk ; 9.043 ; 9.043 ; Rise ; clk ; ; n1[0] ; clk ; 8.210 ; 8.210 ; Rise ; clk ; ; n1[1] ; clk ; 8.071 ; 8.071 ; Rise ; clk ; ; n1[2] ; clk ; 9.043 ; 9.043 ; Rise ; clk ; ; n1[3] ; clk ; 8.035 ; 8.035 ; Rise ; clk ; +-----------+------------+--------+--------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; hh[*] ; clk ; 9.746 ; 9.746 ; Rise ; clk ; ; hh[0] ; clk ; 10.368 ; 10.368 ; Rise ; clk ; ; hh[1] ; clk ; 10.157 ; 10.157 ; Rise ; clk ; ; hh[2] ; clk ; 10.283 ; 10.283 ; Rise ; clk ; ; hh[3] ; clk ; 10.284 ; 10.284 ; Rise ; clk ; ; hh[4] ; clk ; 9.965 ; 9.965 ; Rise ; clk ; ; hh[5] ; clk ; 9.962 ; 9.962 ; Rise ; clk ; ; hh[6] ; clk ; 9.746 ; 9.746 ; Rise ; clk ; ; ll[*] ; clk ; 9.542 ; 9.542 ; Rise ; clk ; ; ll[0] ; clk ; 10.123 ; 10.123 ; Rise ; clk ; ; ll[1] ; clk ; 9.952 ; 9.952 ; Rise ; clk ; ; ll[2] ; clk ; 9.884 ; 9.884 ; Rise ; clk ; ; ll[3] ; clk ; 10.075 ; 10.075 ; Rise ; clk ; ; ll[4] ; clk ; 9.905 ; 9.905 ; Rise ; clk ; ; ll[5] ; clk ; 9.542 ; 9.542 ; Rise ; clk ; ; ll[6] ; clk ; 10.861 ; 10.861 ; Rise ; clk ; ; n0[*] ; clk ; 8.115 ; 8.115 ; Rise ; clk ; ; n0[0] ; clk ; 8.780 ; 8.780 ; Rise ; clk ; ; n0[1] ; clk ; 8.861 ; 8.861 ; Rise ; clk ; ; n0[2] ; clk ; 8.802 ; 8.802 ; Rise ; clk ; ; n0[3] ; clk ; 8.115 ; 8.115 ; Rise ; clk ; ; n1[*] ; clk ; 8.035 ; 8.035 ; Rise ; clk ; ; n1[0] ; clk ; 8.210 ; 8.210 ; Rise ; clk ; ; n1[1] ; clk ; 8.071 ; 8.071 ; Rise ; clk ; ; n1[2] ; clk ; 9.043 ; 9.043 ; Rise ; clk ; ; n1[3] ; clk ; 8.035 ; 8.035 ; Rise ; clk ; +-----------+------------+--------+--------+------------+-----------------+ +-------------------------------------------------------------------+ ; Setup Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; clk ; clk ; 2073 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-------------------------------------------------------------------+ ; Hold Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; clk ; clk ; 2073 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design. --------------- ; Report RSKM ; --------------- No dedicated SERDES Receiver circuitry present in device or used in design. +------------------------------------------------+ ; Unconstrained Paths ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 3 ; 3 ; ; Unconstrained Input Port Paths ; 120 ; 120 ; ; Unconstrained Output Ports ; 22 ; 22 ; ; Unconstrained Output Port Paths ; 64 ; 64 ; +---------------------------------+-------+------+ +------------------------------------+ ; TimeQuest Timing Analyzer Messages ; +------------------------------------+ Info: ******************************************************************* Info: Running Quartus II TimeQuest Timing Analyzer Info: Version 9.0 Build 132 02/25/2009 SJ Full Version Info: Processing started: Fri May 11 13:47:08 2018 Info: Command: quartus_sta count -c count Info: qsta_default_script.tcl version: #3 Info: Only one processor detected - disabling parallel compilation Info: Low junction temperature is 0 degrees C Info: High junction temperature is 85 degrees C Warning: Found USE_TIMEQUEST_TIMING_ANALYZER=OFF. The TimeQuest Timing Analyzer is not the default Timing Analysis Tool during full compilation. Critical Warning: Synopsys Design Constraints File file not found: 'count.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. Info: No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0" Info: Deriving Clocks Info: create_clock -period 1.000 -name clk clk Critical Warning: Timing requirements not met Info: Worst-case setup slack is -11.467 Info: Slack End Point TNS Clock Info: ========= ============= ===================== Info: -11.467 -391.581 clk Info: Worst-case hold slack is 1.944 Info: Slack End Point TNS Clock Info: ========= ============= ===================== Info: 1.944 0.000 clk Info: No recovery paths to report Info: No removal paths to report Critical Warning: Found minimum pulse width or period violations. See Report Minimum Pulse Width for details. Info: The selected device family is not supported by the report_metastability command. Info: Design is not fully constrained for setup requirements Info: Design is not fully constrained for hold requirements Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings Info: Peak virtual memory: 236 megabytes Info: Processing ended: Fri May 11 13:47:10 2018 Info: Elapsed time: 00:00:02 Info: Total CPU time (on all processors): 00:00:01